Thực hành Cấu trúc máy tính

tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 11
 12. Click chuột phải vào đường bus và dây nối, chọn Properties để đặt tên cho 
chúng theo hình. 
 13. Lưu lại với tên : cong4bit.bdf. 
 * Mô phỏng thiết kế 
 14. Biên dịch thiết kế chọn Processing  Start Compilation. 
 15. Tạo ra Vector Waveform File như sau : 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 12
 16. Thay đổi hệ cơ số của A, B và S bằng cách click chuột phải vào A, B hoặc S. 
Chọn Properties. Trong Radix chọn Unsigned Decimal (thập phân không dấu). 
 17. Vẽ dạng sóng cho A và B bằng công cụ thiết lập giá trị tùy ý . 
 18. Vào Processing  Start Simulation để mô phỏng. 
 19. Kết quả dạng sóng thu được. 
 * Cấu hình cho FPGA trên DE2-70 
 20. Thực hiện map chân cho FPGA : vào Assignments  Assignment Editor 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 13
 21. Map chân cho 2 ngõ vào A, B với 8 nút gạt và ngõ ra S với 5 led đỏ. 
iSW[0] PIN_AA23 oLEDR[0] PIN_AJ6 
iSW[1] PIN_AB26 oLEDR[1] PIN_AK5 
iSW[2] PIN_AB25 oLEDR[2] PIN_AJ5 
iSW[3] PIN_AC27 oLEDR[3] PIN_AJ4 
iSW[4] PIN_AC26 oLEDR[4] PIN_AK3 
iSW[5] PIN_AC24 oLEDR[5] PIN_AH4 
iSW[6] PIN_AC23 oLEDR[6] PIN_AJ3 
iSW[7] PIN_AD25 oLEDR[7] PIN_AJ2 
 22. Sau khi map chân xong, Save và Compile lại một lần nữa. Để cấu hình cho 
FPGA: chọn Tools  Programmer. 
 23. Bấm Start. Sau khi chạy 100%, FPGA đã được cấu hình xong. Kiểm tra lại 
hoạt động của thiết kế trên kit DE2-70. 
Bài tập : Thiết kế mạch cộng/trừ 4 bit và cấu hình trên DE2-70. 
* Tham khảo : www.diendandientu.com 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 14
BÀI 3 : THIẾT KẾ MẠCH NHÂN 
 Cách thực hiện phép nhân 3 bit cho 2 số A và B, kết quả là S : 
 Thiết kế mạch nhân Baugh Wooley 3 bit như sau : 
 1. Chạy chương trình bằng cách double-click vào biểu tượng trên desktop. 
 2. Tạo một project mới có tên : nhan3bit. 
 3. Đầu tiên cần tạo mạch cộng 1 bit gồm Half Adder và Full Adder : File  New 
 Block Diagram/Schematic File. 
 4. Thực hiện thiết kế mạch cộng 1 bit HA như trong hình : 
 Lưu lại với tên : HA.bdf 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 15
 5. Tiếp tục, thực hiện thiết kế mạch cộng 1 bit FA. 
 Lưu lại với tên file : FA.bdf 
 6. Tạo symbol (đóng gói thiết kế) cho file FA.bdf và HA.bdf bằng cách vào File 
 Create/Update  Create Symbol File for Current File. 
 7. Thực hiện thiết kế mạch nhân 3 bit bằng cách ghép các module mạch cộng 1 bit 
cùng với cổng AND lại với nhau. Vào File  New  Block Diagram/Schematic File. 
 8. Thêm module mạch cộng 1 bit vào : Insert  Symbol  FA (hoặc HA). 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 16
 9. Ghép 3 module FA và 3 module HA lại để tạo thành mạch nhân 3 bit. 
 10. Thêm vào các input và output. Các input là A, B dạng bus (3 đường). Các 
output là S dạng bus (6 đường). Đặt tên cho các input A, B bằng cách double-click vào 
input, phần “Pin name” gõ vào : A[2..0] và B[2..0]. Tương tự cho output S[5..0]. 
 11. Vẽ các đường bus ( ) và dây nối ( ) cho mạch. 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 17
 12. Click chuột phải vào đường bus và dây nối, chọn Properties để đặt tên cho 
chúng. 
 13. Lưu lại với tên : nhan3bit.bdf 
 * Mô phỏng thiết kế 
 14. Kết quả dạng sóng thu được. 
 * Cấu hình cho FPGA trên DE2-70 
 15. Map chân cho 2 ngõ vào A, B với 6 nút gạt và ngõ ra S với 6 led đỏ. 
iSW[0] PIN_AA23 oLEDR[0] PIN_AJ6 
iSW[1] PIN_AB26 oLEDR[1] PIN_AK5 
iSW[2] PIN_AB25 oLEDR[2] PIN_AJ5 
iSW[3] PIN_AC27 oLEDR[3] PIN_AJ4 
iSW[4] PIN_AC26 oLEDR[4] PIN_AK3 
iSW[5] PIN_AC24 oLEDR[5] PIN_AH4 
iSW[6] PIN_AC23 oLEDR[6] PIN_AJ3 
iSW[7] PIN_AD25 oLEDR[7] PIN_AJ2 
 16. Sau khi FPGA đã được cấu hình xong. Kiểm tra lại hoạt động của thiết kế trên 
kit DE2-70. 
Bài tập : Thiết kế mạch bình phương 3 bit và cấu hình trên DE2-70. 
* Tham khảo : www.diendandientu.com 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 18
BÀI 4 : THIẾT KẾ MẠCH SO SÁNH 4 BIT 
 Mạch so sánh 2 số 4 bit được thực hiện theo biểu thức logic sau : 
 (A=B)  (A3=B3) (A2=B2) (A1=B1) (A0=B0) 
 (A>B)  (A3>B3) + (A3=B3) (A2>B2) + (A3=B3) (A2=B2) (A1>B1) + 
 (A3=B3) (A2=B2) (A1=B1) (A0>B0) 
 1. Chạy chương trình bằng cách double-click vào biểu tượng trên desktop. 
 2. Tạo một project mới có tên : sosanh4bit. 
 3. Đầu tiên cần tạo mạch so sánh 1 bit : File  New  Block Diagram/Schematic 
File. 
 4. Thực hiện thiết kế một mạch so sánh 1 bit như trong hình : 
 Các input là : A, B, G; output là : AlonB, AbangB. 
 5. Lưu lại với tên file : sosanh1bit.bdf 
 6. Tạo symbol (đóng gói thiết kế) cho file sosanh1bit.bdf bằng cách vào File  
Create/Update  Create Symbol File for Current File. 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 19
 7. Thực hiện thiết kế mạch so sánh 4 bit bằng cách ghép 4 module mạch so sánh 1 
bit lại với nhau. Vào File  New  Block Diagram/Schematic File. 
 8. Thêm module mạch so sánh 1 bit vào : Insert  Symbol  sosanh1bit. 
 9. Ghép 4 module so sánh 1 bit lại để tạo thành mạch so sánh 4 bit. 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 20
 10. Thêm vào các input và output. Các input là A, B dạng bus (4 đường). Các 
output là ABangB và AlonB. Đặt tên cho các input A, B bằng cách double-click vào 
input, phần “Pin name” gõ vào : A[3..0] và B[3..0]. 
 11. Vẽ các đường bus ( ) và dây nối ( ) cho mạch. 
 12. Click chuột phải vào đường bus và dây nối, chọn Properties để đặt tên cho 
chúng. 
 13. Lưu lại với tên : sosanh4bit.bdf 
 * Mô phỏng thiết kế 
 14. Kết quả dạng sóng thu được. 
 * Cấu hình cho FPGA trên DE2-70 
 15. Map chân cho 2 ngõ vào A, B với 8 nút gạt và 2 ngõ ra AbangB, AlonB với 2 
led đỏ. 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 21
iSW[0] PIN_AA23 oLEDR[0] PIN_AJ6 
iSW[1] PIN_AB26 oLEDR[1] PIN_AK5 
iSW[2] PIN_AB25 oLEDR[2] PIN_AJ5 
iSW[3] PIN_AC27 oLEDR[3] PIN_AJ4 
iSW[4] PIN_AC26 oLEDR[4] PIN_AK3 
iSW[5] PIN_AC24 oLEDR[5] PIN_AH4 
iSW[6] PIN_AC23 oLEDR[6] PIN_AJ3 
iSW[7] PIN_AD25 oLEDR[7] PIN_AJ2 
 16. Sau khi FPGA đã được cấu hình xong. Kiểm tra lại hoạt động của thiết kế trên 
kit DE2-70. 
Bài tập : Khảo sát mạch so sánh trong thư viện của QuartusII (vào Megafunction  
arithmetic  lpm_compare) 
* Tham khảo : www.diendandientu.com 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 22
BÀI 5 : THIẾT KẾ MẠCH ĐA HỢP 
 Biểu thức logic cho bộ đa hợp 2-1 1 bit : 
m = yssx  
 Đầu tiên, ta sẽ thiết kế một bộ đa hợp 2-1 8 bit 
 1. Chạy chương trình bằng cách double-click vào biểu tượng trên 
desktop. 
 2. Tạo một project mới có tên : machdahop 
 3. Đầu tiên cần tạo mạch đa hợp 2-1 1 bit : File  New  Block Diagram/ 
Schematic File. 
 4. Thực hiện thiết kế mạch đa hợp 2-1 1 bit như trong hình : 
 Lưu lại với tên : dahop1bit.bdf 
 5. Tạo symbol (đóng gói thiết kế) cho file dahop1bit.bdf bằng cách vào File 
 Create/Update  Create Symbol File for Current File. 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 23
 6. Thực hiện thiết kế mạch đa hợp 2-1 8 bit bằng cách ghép các module 
mạch đa hợp 2-1 1 bit lại với nhau. 
 7. Kết quả dạng sóng thu được : 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 24
 * Cấu hình cho FPGA trên DE2-70 
 8. Map chân cho 2 ngõ vào X, Y với 16 nút gạt, ngõ vào S với 1 nút gạt, và ngõ ra 
M với 8 led đỏ. 
iSW[0] PIN_AA23 iSW[16] PIN_L7 
iSW[1] PIN_AB26 iSW[17] PIN_L8 
iSW[2] PIN_AB25 
iSW[3] PIN_AC27 
iSW[4] PIN_AC26 
iSW[5] PIN_AC24 
iSW[6] PIN_AC23 
iSW[7] PIN_AD25 
iSW[8] PIN_AD24 oLEDR[0] PIN_AJ6 
iSW[9] PIN_AE27 oLEDR[1] PIN_AK5 
iSW[10] PIN_W5 oLEDR[2] PIN_AJ5 
iSW[11] PIN_V10 oLEDR[3] PIN_AJ4 
iSW[12] PIN_U9 oLEDR[4] PIN_AK3 
iSW[13] PIN_T9 oLEDR[5] PIN_AH4 
iSW[14] PIN_L5 oLEDR[6] PIN_AJ3 
iSW[15] PIN_L4 oLEDR[7] PIN_AJ2 
 9. Sau khi FPGA đã được cấu hình xong. Kiểm tra lại hoạt động của thiết kế trên 
kit DE2-70. 
Bài tập : Thiết kế mạch đa hợp 4-1 3 bit 
* Tham khảo : www.diendandientu.com 
0.1.0.1.0.1.0.1. SelSelDSelSelCSelSelBSelSelAm 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 25
BÀI 6 : THIẾT KẾ ALU 
 Đầu tiên, ta sẽ thiết kế một bộ ALU gồm 2 chức năng : AND và cộng. 
 1. Tạo một project mới có tên : alu8bit 
 2. Tạo bộ ALU 1 bit như hình dưới (gồm 1 cổng AND, 1 bộ cộng FA, 1 bộ 
đa hợp 2-1 1 bit). Lưu lại với tên file : alu1bit.bdf 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 26
 3. Thực hiện thiết kế bộ ALU 8 bit bằng cách ghép 8 bộ ALU 1 bit lại với 
nhau. 
 Lưu lại với tên : alu8bit.bdf 
 4. Kết quả mô phỏng : 
 * Cấu hình cho FPGA trên DE2-70 
 5. Map chân cho 2 ngõ vào A, B với 16 nút gạt, ngõ vào S với 1 nút gạt, và ngõ ra 
Result với 8 led đỏ. 
Thực hành Cấu trúc máy tính 
GV: TS. Huỳnh Hữu Thuận 
 ThS. Cao Trần Bảo Thương 
Trang 27
iSW[0] PIN_AA23 iSW[16] PIN_L7 
iSW[1] PIN_AB26 iSW[17] PIN_L8 
iSW[2] PIN_AB25 
iSW[3] PIN_AC27 
iSW[4] PIN_AC26 
iSW[5] PIN_AC24 
iSW[6] PIN_AC23 
iSW[7] PIN_AD25 
iSW[8] PIN_AD24 oLEDR[0] PIN_AJ6 
iSW[9] PIN_AE27 oLEDR[1] PIN_AK5 
iSW[10] PIN_W5 oLEDR[2] PIN_AJ5 
iSW[11] PIN_V10 oLEDR[3] PIN_AJ4 
iSW[12] PIN_U9 oLEDR[4] PIN_AK3 
iSW[13] PIN_T9 oLEDR[5] PIN_AH4 
iSW[14] PIN_L5 oLEDR[6] PIN_AJ3 
iSW[15] PIN_L4 oLEDR[7] PIN_AJ2 
 6. Sau khi FPGA đã được cấu hình xong. Kiểm tra lại hoạt động của thiết kế trên 
kit DE2-70. 
Bài tập : Thiết kế bộ ALU 4 bit gồm 5 chức năng : cộng, trừ, NAND, OR, XOR 
* Tham khảo : www.diendandientu.com