Giáo trình Thực tập Kỹ thuật số - Bài 7: Trigơ (Trigger)
A. Phần tóm tắt lý thuyết
Mạch logic được phân làm hai loại : Mạch “tổ hợp” (Combinational circuits) và
mạch dãy (Sequential circuits).
Mạch logic tổ hợp là mạch mà đầu ra của nó chỉ phụ thuộc vào giá trị các
đầu vào ở thời điểm hiện tại không phụ thuộc vào giá trị đầu vào ở thời điểm
trước đó. Các cửa logic cơ bản, các phân kênh - hợp kênh, mạch giải mã, mạch số
học . là những mạch logic tổ hợp.
Mạch logic dãy là mạch mà mỗi đầu ra của nó không những chỉ phụ
thuộc vào các đầu vào hiện tại mà còn phụ thuộc trạng thái quá khứ của các đầu
vào. Như vậy trong mạch dãy có các “phần tử nhớ” (memory elements). Trigơ được
xếp vào loại mạch dãy. Trigơ có hai trạng thái cân bằng. Khi có tín hiệu tác dụng
vào đầu vào, trigơ sẽ ở một trong hai trạng thái cân bằng này. Điều lý thú ở chỗ,
khi ngừng tác dụng tín hiệu trigơ vẫn duy trì trạng thái cân bằng cũ, nghĩa là có
tính chất “nhớ”. Trigơ chỉ chuyển trạng thái khi có tín hiệu thích hợp tác dụng
vào đầu vào .
Tóm tắt nội dung Giáo trình Thực tập Kỹ thuật số - Bài 7: Trigơ (Trigger), để xem tài liệu hoàn chỉnh bạn click vào nút "TẢI VỀ" ở trên
) hay R (Reset) là những đầu vào không đồng bộ (asynchronous) vì chúng hoạt động một cách “độc lập” nh− các trigơ SR nói tr−ớc đây. Trigơ D loại 74LS74 hoạt động theo bảng chân lý sau: Ck D Q Q S D CP R Q _Q 74LS74 CP1 D1 S1 R1 CP2 D2 S2 R2 Q1 Q1 __ Q2 Q2 __ 84 Đầu vào Không đồng bộ Đồng bộ Đầu ra Mode hoạt động PR CLR Ck D Q Q Xác lập không đồng bộ 0 1 x x 1 0 Xoá không đồng bộ 1 0 x x 0 1 Cấm 0 0 x x Không xác định Xác lập đồng bộ 1 1 1 1 0 Xóa đồng bộ 1 1 0 0 1 3. Trigơ JK Ký hiệu logic và bảng chân lý cho trigơ JK: Đầu vào Không đồng bộ Đồng bộ Đầu ra Mode hoạt động PR CLR Ck J K Q Q Xác lập không đồng bộ 0 1 x x x 1 0 Xoá không đồng bộ 1 0 x x x 0 1 Cấm 0 0 x x x Không xác định Ghim 1 1 0 0 Không đổi Xoá 1 1 0 1 0 1 Xác lập 1 1 1 0 1 0 Toggle 1 1 1 1 Chuyển trạng thái Trigơ JK này đ−ợc điều khiển bằng “s−ờn âm” của xung nhịp . Các đầu vào J, K, Ck là đầu vào đồng bộ. Các đầu vào SD (Set data) và CD (Clear data) là không đồng bộ giống nh− trigơ D mà ta nói ở trên. Cũng có những trigơ JK không có hai đầu vào SD, CD. (Đầu vào SD còn có ký hiệu PR , đầu vào CD còn có ký hiệu CLR ). S J CP K R Q _Q 85 Trigơ JK dùng nh− một trigơ vạn năng, có thể dùng làm trigơ D hay trigơ T. Chữ T viết tắt từ “TOGGLE”. Chú ý rằng muốn trigơ JK hoạt động nh− trigơ T thì hai đầu vào J, K phải đặt ở mức logic cao (J = K = 1), lúc này đầu ra Q sẽ chuyển trạng thái khi s−ờn âm của xung nhịp tác động. Vậy là trigơ “T” đ−ợc dùng làm mạch chia tần, mỗi trigơ J-K đ−ợc dùng làm chia 2. Mạch chia 23 = 8 khi mắc nối tiếp 3 trigơ JK. Muốn có mạch chia tần 2n, ta mắc nối tiếp n trigơ JK. Khi đầu vào CLEAR = 0, tất cả đầu ra của trigơ đều ở logic thấp , nghĩa là mọi trigơ đều bị “xoá” ở trạng thái ban đầu : Q1 = Q2 = .......... Qn = 0. Trigơ JK dùng trong thí nghiệm là 74LS112 (sơ đồ trong phần phụ lục). Đầu vào Không đồng bộ Đồng bộ Đầu ra PR CLR Ck J K Q Q 0 1 x x x 1 0 1 0 x x x 0 1 0 0 x x x Không xác định 1 1 0 0 Không đổi 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 Chuyển trạng thái Trigger TTrigger DTrigger JK "1"D S J CP K R Q _Q S J CP K R Q _Q S J CP K R Q _Q Ck Q f f / 2 f/8f "1" "1" "1""1""1" S J CP K R Q _Q S J CP K R Q _Q S J CP K R Q _Q 86 B. Phần thực nghiệm 1. Nghiên cứu sự hoạt động của Trigơ RS Giới thiệu: Có 2 loại trigơ RS đó là trigơ RS tác động cao và trigơ tác động cao. ở phần này chúng ta nghiên cứu hoạt động của 2 loại trigơ trên. Trigơ RS tác động cao đ−ợc lấy từ th− viện còn trigơ R S tác động thấp đ−ợc xây dựng từ các cửa Không và 2 lối vào. Sơ đồ thí nghiệm: Các b−ớc tiến hành thí nghiệm: B−ớc1: Thực hiện vẽ mạch nh− các hình trên bằng cách sử dụng: 02 Cổng NAND 2 lối vào [Digital Basic/Gates/2-in NAND] (5) 04 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) 01 Trigơ RS [Digital Basic/Flip - Flops/SR] Chú ý: [ ] Đ−ờng dẫn để lấy linh kiện trong th− viện ( ) Ký hiệu phím tắt Đầu vào Đầu ra S R Q Q 0 0 0 1 1 0 1 1 Đầu vào Đầu ra S R Q Q 0 0 0 1 1 0 1 1 R 0V S 0V S R Q _Q Q R 5V S 5V Q 87 B−ớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút “Run” trên thanh công cụ. Kích chuột vào các logic switch để lần l−ợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q và Q . B−ớc 3: - Thay đổi các giá trị logic lối của 2 loại trigơ trên thông qua các logic switch, quan sát giá trị logic lối ra của chúng và điền đầy đủ vào bảng chân lý. - Từ kết quả của 2 bảng chân lý trên hãy cho biết sự khác nhau của 2 loại trigơ trên 2. Nghiên cứu sự hoạt động của Trigơ RST có xung nhịp Chúng ta sẽ nghiên cứu sự hoạt động của trigơ RST có xung nhịp đ−ợc xây dựng từ các cửa Không và 2 lối vào Sơ đồ thí nghiệm: Các b−ớc tiến hành thí nghiệm: B−ớc1: Thực hiện vẽ mạch nh− hình trên bằng cách sử dụng: 04 Cổng NAND 2 lối vào [Digital Basic/Gates/2-in NAND] (5) 03 Logic switch [Switches/Digital/Logic Switch] (s) 02 Logic Display [Displays/Digital/Logic Display] (9) B−ớc 2: Đầu vào Đầu ra S R CK Q Q x x 0 0 0 1 0 1 1 1 1 1 1 0 0 R 0V CK 0V S 0V Q Q 88 Sau khi vẽ xong mạch, bạn nhấp lên nút “Run” trên thanh công cụ. Kích chuột vào logic switch để lần l−ợt thay đổi các mức logic của logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q và Q B−ớc 3: - Thay đổi các giá trị logic các lối vào theo bảng chân lý thông qua các logic switch, quan sát giá trị logic lối ra Q, Q và điền đầy đủ vào bảng chân lý - So sánh với bảng chân lý ở phần lý thuyết 3. Nghiên cứu sự hoạt động của Trigơ JK 74LS112 Giới thiệu: Trigơ JK 74LS112 là loại trigơ tác động thấp, tức là đ−ợc điều khiển bằng “s−ờn âm” của xung nhịp. IC 74LS112 bao gồm 2 trigơ JK độc lập. Ngoài ra còn sử dụng trigơ JK hoạt động nh− trigơ D và trigơ T. Sơ đồ thí nghiệm: Các b−ớc tiến hành thí nghiệm: B−ớc1: Thực hiện vẽ mạch nh− hình trên bằng cách sử dụng: 05 Logic switch [Switches/Digital/Logic Switch] (s) 01 Logic Display [Displays/Digital/Logic Display] (9) 01 IC 74LS112 [Digital by Number/741xx/74112] B−ớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút “Run” trên thanh công cụ. Kích chuột vào các logic switch để lần l−ợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q Đầu vào PR CLR CK J K Đầu ra Q 0 1 x x x 1 0 x x x 0 0 x x x 1 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 x x CLR 5V PR 5V CK 0V K 5V J 5V L5 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ 89 B−ớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết Trigơ JK hoạt động nh− trigơ D Sơ đồ thí nghiệm : Các b−ớc tiến hành thí nghiệm: B−ớc1: Thực hiện vẽ mạch nh− hình trên bằng cách sử dụng: 04 Logic switch [Switches/Digital/Logic Switch] (s) 01 Logic Display [Displays/Digital/Logic Display] (9) 01 IC 74LS112 [Digital by Number/741xx/74112] 01 Cửa đảo [Digital basics/Buferr,Inverters/Inverter] (2) B−ớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút “Run” trên thanh công cụ. Kích chuột vào các logic switch để lần l−ợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q B−ớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết Đầu vào Đầu ra PR CLR CK D Q 0 1 x x 1 0 x x 1 1 0 1 1 1 CLR1 0V PR1 0V CK1 0V D 0V 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ 90 Trigơ JK hoạt động nh− trigơ T Sơ đồ thí nghiệm : Các b−ớc tiến hành thí nghiệm: B−ớc1: Thực hiện vẽ mạch nh− hình trên bằng cách sử dụng: 03 Logic switch [Switches/Digital/Logic Switch] (s) 01 Logic Display [Displays/Digital/Logic Display] (9) 01 IC 74LS112 [Digital by Number/741xx/74112] 01 Nguồn 5V [Power supplies/Digital/+V] (1) B−ớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút “Run” trên thanh công cụ. Kích chuột vào các logic switch để lần l−ợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q B−ớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý. - So sánh với bảng chân lý ở phần lý thuyết 4. Xây dựng mạch chia 16 từ Trigơ JK 74LS112 Sơ đồ thí nghiệm: Đầu vào Đầu ra PR CLR CK Q 1 0 x 0 0 x 1 1 x 1 1 1 1 CK 0V PR 5V CLR 5V L1 +VV2 5V 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ 91 Các b−ớc tiến hành thí nghiệm: B−ớc1: Thực hiện vẽ mạch nh− hình trên bằng cách sử dụng: 03 Logic switch [Switches/Digital/Logic Switch] (s) 04 Logic Display [Displays/Digital/Logic Display] (9) 02 IC 74LS112 [Digital by Number/741xx/74112] 02 Nguồn 5V [Power supplies/Digital/+V] (1) B−ớc 2: Sau khi vẽ xong mạch, bạn nhấp lên nút “Run” trên thanh công cụ. Kích chuột vào các logic switch để lần l−ợt thay đổi các mức logic của các logic switch. Hãy quan sát sự thay đổi các trạng thái ở lối ra Q B−ớc 3: - Tiến hành thí nghiệm theo các số liệu đầu vào ở bảng chân lý trên thông qua các logic switch, quan sát giá trị logic lối ra Q và điền đầy đủ vào bảng chân lý. - Hãy cho biết đây có phải là mạch đếm modul 16 không? - Trong tr−ờng hợp trên Trigơ JK có hoạt động nh− trigơ gì? - Từ kết quả của bảng chân lý trên vẽ giản đồ thời gian của mạch chia 16. CK QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 3 4 5 6 7 -- -- 16 CLR 5V PR 0V CK 0V D C B A +V 5V 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ +V5V 74LS112 J1 K1 CP1 SD1 RD1 J2 K2 CP2 SD2 RD2 Q1 Q1 __ Q2 Q2 __ 92 5. Kiểm tra kiến thức Hãy thiết kế mạch có sơ đồ sau: Tiến hành thí nghiệm, thiết lập bảng chân lý. Chứng minh mạch trên có chức năng hoạt động nh− trigơ D CK 5V D 0V Q Q 93 C. Phụ lục Giới thiệu DataSheet các hãng sản xuất IC trên thế giới của một số IC thông dụng sử dụng trong bài thực hành. 1. Trigơ D (/S, /R) Tên IC: 74x74 (TTL) 74LS7674LS107 S J CP K R Q _Q 74112 S J CP K R Q _Q 4027 J CP K R Q _Q 74LS73 S D CP R Q _Q 7474 S D CP R Q _Q 4013 94 2. Trigơ D (S, R) Tên IC: 4013 (CMOS) 95 3. Trigơ JK (chân xác lập không đồng bộ /R) Tên IC: 74x73, 74x107 (TTL) 96 4. Trigơ JK (chân xác lập không đồng bộ /S, /R) Tên IC: 74x76, 74x112 (TTL)
File đính kèm:
giao_trinh_thuc_tap_ky_thuat_so_bai_7_trigo_trigger.pdf
