Giáo trình Mạch điện tử - Chương 6: Các dạng liên kết của BJT và FET - Trương Văn Tám

ực tiếp. 
 Cách tính phân cực giống như một tầng riêng lẻ. 
Trương Văn Tám VI-6 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
 VGS1 =VDS1 = VGS2
 AvT = (gmRD)2
 Tầng khuếch đại cực nguồn chung và thoát chung cũng thuận tiện trong cách ghép 
trực tiếp. 
 Ðiện thế VGS của Q2 tùy thuộc vào RD, RS1 và RS2. 
 Trong 2 cách ghép trên, FET chỉ hoạt động tốt khi 2 FET hoàn toàn giống hệt nhau. 
Thực tế, khi 2 FET không đồng nhất, sự trôi dạt điểm điều hành của tầng trước được tầng 
sau khuếch đại khiến cho tầng cuối cùng hoạt động trong vùng không thuận lợi. Ðể khắc 
phục người ta cũng dùng kỹ thuật hồi tiếp để ổn định phân cực như hình 6.10. 
 Giả sử điện thế cực thoát của Q1 lớn hơn bình thường, lượng sai biệt này sẽ được 
khuếch đại bởi Q2 và Q3 và do đó điện thế tại cực cổng của Q1 lớn hơn. Ðiều này làm cho Q1 
dẫn điện mạnh hơn, kéo điện thế ở cực thoát giảm xuống. 
 Tuy nhiên, RG cũng tạo ra một vấn đề mới. Nếu gọi AvT là độ lợi của toàn mạch thì: 
 v0 = -|AvT|.vi
 Nên điện thế ngang qua RG là: 
 vi - v0 = vi + |AvT|vi = vi( 1+ |AvT|) 
Trương Văn Tám VI-7 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
Ðể khắc phục, người ta chia RG ra làm 2 nữa và dùng một tụ nối tắt tín hiệu xuống 
mass. 
6.2 LIÊN KẾT CHỒNG: (cascode connection) 
 Trong sự liên kết này, một transistor ghép chồng lên một transistor khác. Hình 
6.12 mô tả mạch liên kết chồng với một tầng cực phát chung ghép chồng lên một tầng cực 
nền chung. 
 Sự liên kết này phải được thiết kế sao cho tầng cực phát chung có tổng trở ra (tổng 
trở vào của tầng cực nền chung) khá lớn và độ lợi điện thế thấp cung cấp cho tầng cực nền 
chung để bảo đảm điện dung Miller ở ngỏ vào thấp nhất nên loại liên kết này hoạt động tốt 
ở tần số cao. Trong mạch trên, với cách phân tích phân cực như các chương trước ta tìm 
được: VB1 = 4.9v 
 VB2 = 10.8v 
 IC1 # IC2 = 3.8mA 
Trương Văn Tám VI-8 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
6.3 LIÊN KẾT DARLINGTON: 
 Ðây là một dạng liên kết rất thông dụng giữa 2 transistor (BJT hoặc FET) như 
hình 6.13 và tương đương như hình 6.14. 
 Sự liên kết giữa 2 transistor như vậy tương đương với một transistor duy nhất có độ 
lợi dòng điện là βD = β1. β2
 Nếu hai transistor đồng nhất: β1 = β2 = β thì βD = β2
 Transistor Darlington: 
 Vì dạng liên kết này rất thông dụng và thích hợp cho việc nâng công suất nên ngày 
nay người ta thường chế tạo các liên kết này dưới dạng một transistor duy nhất gọi là 
transistor darlington. 
Trương Văn Tám VI-9 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
chung nên cũng có tổng trở vào lớn, tổng trở ra nhỏ và độ lợi diện thế xấp xỉ 1. 
6.4 LIÊN KẾT CẶP HỒI TIẾP: 
 Liên kết này cũng gồm có 2 transistor và cũng có dạng gần giống như liên kết 
Darlington nhưng gồm có 1 transistor PNP và một transistor NPN. 
 Cũng giống như liên kết Darlington, cặp hồi tiếp sẽ cho một độ lợi dòng điện rất lớn 
(bằng tích độ lợi dòng điện của 2 transistor). 
 Mạch thực tế có dạng như hình 6.17 
 - Tính phân cực: 
Trương Văn Tám VI-10 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
 Từ đó suy ra được IC1, IB2, IC2
 - Thông số xoay chiều: 
 Mạch tương đương xoay chiều 
Trương Văn Tám VI-11 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
6.5 MẠCH CMOS: 
 Một dạng mạch rất thông dụng trong mạch số là dùng 2 E-MOSFET kênh N và kênh 
P liên kết với nhau như hình 6.19 được gọi là CMOS (complementaryMOSFET). 
 Trước khi đi vào khảo sát hoạt động của CMOS, ta cần nhớ lại hoạt động của E-
MOSFET. 
 Ðặc tuyến truyền của E-MOSFET kênh N và kênh P như hình 6.20 và 6.21. 
 - Ở E-MOSFET kênh N, khi điện thế 0V áp vào cổng nguồn, E-MOSFET kênh N 
không hoạt động (ID = 0), Khi VGS >VGS(th) thì E-MOSFET kênh N mới hoạt động. 
 - Ở E-MOSFET kênh P, Khi VGS = 0 thì E-MOSFET kênh P cũng ngưng và chỉ hoạt 
động khi VGS < VGS(th). 
 Phân tích mạch CMOS 
 Ta xem mạch CMOS điều hành khi Vi = 0V hay khi Vi= +5V 
 - Khi Vi = 0V được đưa vào cực cổng của CMOS 
 . Với Q1 (NMOS) VGS = 0 Ω ⇒ Q1 ngưng 
 . Với Q2 (PMOS) VGS = -5V ⇒ Q2 bảo hòa. 
 Kết quả là V0 = 5V 
 - Khi Vi = +5V đưa vào 
 . Với Q1 (NMOS) VGS = 5V ⇒ Q1 bão hòa 
 . Với Q2 (PMOS) VGS = 0V ⇒ Q2 ngưng 
Trương Văn Tám VI-12 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
 Kết quả là V0 = 0V 
6.6 MẠCH NGUỒN DÒNG ÐIỆN: 
 Nguồn dòng điện là một bộ phận cấp dòng điện mắc song song với điện trở R gọi là 
nội trở của nguồn. Một nguồn dòng điện lý tưởng khi R = ∞ ( và sẽ cung cấp một dòng điện 
là hằng số). 
 Một nguồn dòng điện trong thực tế có thể được tạo bởi FET, BJT hoặc tổ hợp của 2 
loại linh kiện này. Mạch có thể sử dụng linh kiện rời hoặc IC. 
 6.6.1 Nguồn dòng điện dùng JFET: 
 Dạng đơn giản như hình 6.24 
6.6.2 Dùng BJT như một nguồn dòng điện: 
 Mạch cơ bản như hình 6.25 
Trương Văn Tám VI-13 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
 6.6.3 Nguồn dòng điện dùng BJT và zener: 
6.7 MẠCH KHUẾCH ÐẠI VISAI: (differential amplifier) 
 6.7.1 Dạng mạch căn bản: 
 Một mạch khuếch đại visai căn bản ở trạng thái cân bằng có dạng như hình 6.27 
 - Có 2 phương pháp lấy tín hiệu ra: 
 . Phương pháp ngõ ra visai: Tín hiệu được lấy ra giữa 2 cực thu. 
 . Phương pháp ngõ ra đơn cực: Tín hiệu được lấy giữa một cực thu và mass. 
 - Mạch được phân cực bằng 2 nguồn điện thế đối xứng (âm, dương) để có các điện 
thế ở cực nền bằng 0volt. 
Người ta phân biệt 3 trường hợp: 
a/ Khi tín hiệu vào v1 = v2 (cùng biên độ và cùng pha) 
 Do mạch đối xứng, tín hiệu ở ngõ ra va = vb 
 Như vậy: va = AC . v1 
 vb = AC . v2
 Trong đó AC là độ khuếch đại của một transistor và được gọi là độ lợi cho tín 
hiệu chung (common mode gain). 
 Do v1 = v2 nên va = vb. Vậy tín hiệu ngõ ra visai va - vb =0. 
b/ Khi tín hiệu vào có dạng visai: 
Trương Văn Tám VI-14 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
 Lúc này v1 = -v2 (cùng biên độ nhưng ngược pha). 
 Luc đó: va = -vb. 
 Do v1 = -v2 nên khi Q1 chạy mạnh thì Q2 chạy yếu và ngược lại nên va≠ vb. 
Người ta định nghĩa: 
 va - vb = AVS( v1 - v2 ) 
 AVS được gọi là độ lợi cho tín hiệu visai (differential mode gain). Như vậy ta 
thấy với ngõ ra visai, mạch chỉ khuếch đại tín hiệu vào visai (khác nhau ở hai ngõ vào) mà 
không khuếch đại tín hiệu vào chung (thành phần giống nhau). 
 c/ Trường hợp tín hiệu vào bất kỳ: 
 Người ta định nghĩa: 
 - Thành phần chung của v1 và v2 là: 
 - Thành phần visai của v1 và v2 là: 
 vVS = v1 - v2
 Thành phần chung được khuếch đại bởi AC (ngỏ ra đơn cực) còn thành phần 
visai được khuếch đại bởi AVS. 
 Thông thường |AVS| >>|AC|. 
6.7.2 Mạch phân cực: 
Trương Văn Tám VI-15 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
Phương trình này xác định điểm điều hành trên đường thẳng lấy điện. 
 Khi mạch tuần hoàn đối xứng, điện thế 2 chân B bằng 0V nên: 
6.7.3 Khảo sát thông số của mạch:
 Ta thử tìm AC, AVS, tổng trở vào chung ZC, tổng trở vào visai ZVS. 
 a/ Mạch chỉ có tín hiệu chung: 
 Tức v1 = v2 và va = vb 
 Do mạch hoàn toàn đối xứng, ta chỉ cần khảo sát nữa mạch, nên chú ý vì có 2 
dòng ie chạy qua nên phải tăng gấp đôi RE. 
 Phân giải như các phần trước ta tìm được: 
b/ Mạch chỉ có tín hiệu visai: 
 Tức v1 = -v2 và va = -vb 
 Như vậy dòng điện tín hiệu luôn luôn ngược chiều trong 2 transistor và do đó không 
qua RE nên ta có thể bỏ RE khi tính AVS và ZVS. 
Trương Văn Tám VI-16 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
 Người ta thường để ý đến tổng trở giữa 2 ngõ vào cho tín hiệu visai hơn là giữa một 
ngõ vào với mass. Giá trị này gọi là Z’VS. 
 Khi có RB thì ZVS = Z’VS //2RB
 Hệ thức này chứng tỏ giữa 2 ngõ vào chỉ có một dòng điện duy nhất chạy qua. Từ đó 
người ta định nghĩa: 
c/ Mạch có tín hiệu tổng hợp: 
 Với v1, v2 bất kỳ ta có cả thành phần chung vC và thành phần visai AVS. 
 - Nếu lấy tín hiệu giữa hai cực thu thì thành phần chung không ảnh hưởng, tức là: 
 va - vb = AVS( v1 - v2 ) 
 - Nếu lấy tín hiệu từ một trong hai cực thu xuống mass: 
 Dấu - biểu thị hai thành phần visai ở hai cực thu luôn trái dấu nhau. 
 d/ Hệ số truất thải tín hiệu chung λ1: 
 ( λ càng lớn thì thành phần chung ít ảnh hưởng đến ngõ ra) 
 e/ Phương pháp tăng λ1(nguồn dòng điện) 
 Muốn tăng λ1 phải giảm AC và tăng AVS. Như vậy phải dùng RE lớn. Tuy nhiên điều 
này làm cho VCC và VEE cũng phải lớn. Phương pháp tốt nhất là dùng nguồn dòng điện. 
 Nguồn dòng điện thay cho RE phải có 2 đặc tính: 
 - Cấp 1 dòng điện không đổi. 
 - Cho 1 tổng trở ZS nhìn từ cực thu của Q3 lớn để thay RE. 
Trương Văn Tám VI-17 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
6.7.4 Trạng thái mất cân bằng: 
 Khi mạch mất cân bằng thì không còn duy trì được sự đối xứng. Hậu quả trầm trọng 
nhất là thành phần chung có thể tạo ra tín hiệu visai ở ngõ ra. 
 * Một số nguyên nhân chính: 
 - Các linh kiện thụ động như điện trở, tụ điện ... không thật sự bằng nhau và đồng 
chất. 
 - Các linh kiện tác động như diode, transistor.. không hoàn toàn giống nhau. 
 * Biện pháp ổn định: 
 - Lựa chọn thật kỹ linh kiện. 
 - Giữ dòng điện phân cực nhỏ để sai số về điện trở tạo ra điện thế visai nhỏ. 
 - Thiết kế (1 có trị số thật lớn. 
 - Thêm biến trở R’E để cân bằng dòng điện phân cực. 
 - Chế tạo theo phương pháp vi mạch. 
Trương Văn Tám VI-18 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
BÀI TẬP CUỐI CHƯƠNG VI 
Bài 1: Tính tổng trở vào, tổng trở ra và độ lợi điện thế của mạch điện hình 6.33 
Bài 2: Lặp lại bài 1 với mạch điện hình 6.34 
Bài 3: Trong mạch điện hình 6.35 
 1/ Xác định điện thế phân cực VB1, VB2, VC2
 2/ Xác định độ lợi điện thế 
Trương Văn Tám VI-19 Mạch Điện Tử 
Chương 6: Các dạng liên kết của BJT và FET 
Bài 4: Tính độ lợi điện thế của mạch hình 6.36 
Bài 5: cho mạch điện hình 6.37. Zener có VZ = 4.7V. 
Bài 6: Trong mạch điện hình 6.38 
 1/ Tính điện thế phân cực VC1, VC2. 
 2/ Xác định độ lợi điện thế 
Trương Văn Tám VI-20 Mạch Điện Tử