Giáo trình Mạch điện tử 1 - Chương 6: Transistor hiệu ứng trường FET

Chương 6 1 
CHƯƠNG 6: TRANSISTOR HIỆU ỨNG TRƯỜNG FET 
6.1 Giới thiệu 
6.2 Lý thuyết hoạt động của JFET 
6.3 Lý thuyết hoạt động của MOSFET 
6.4 Giải tích đồ thị và phân cực 
6.5 Giải tích tín hiệu lớn – Sự sái dạng 
6.6 Giải tích tín hiệu nhỏ 
6.7 Mở rộng 
Chương 6 2 
6.1 Giới thiệu 
Transistor hiệu ứng trường (Field Effect Transistor – FET): 
9 JFET: Junction FET 
9 MOSFET: Metal-Oxid Semiconductor FET (Insulated-Gate – IGFET) 
Tính chất (Phân biệt với BJT) 
9 Nhạy với điện áp (voltage-sensitive) 
9 Trở kháng vào rất cao 
6.2 Lý thuyết hoạt động của JFET 
6.2.1 Cấu tạo (n-channel JFET): 
Chương 6 3 
6.2.2 Hoạt động: 
ƒ Giả sử S và G nối đất; vDS > 0: 
⇒ Dòng iD : D → S: Phụ thuộc vào vDS và Điện trở kênh n (Rn-Channel) 
 Dòng iChannel – Gate ≈ 0: Do Diode tạo bởi tiếp xúc pn Channel-Gate phân cực nghịch 
(a) Khi vDS tăng: Vùng khuyết (depletion region – vùng gạch chéo) tăng → Rn-Channel tăng 
(b) vDS = Vpo (Điện áp nghẽn: pinch-off voltage): Hai vùng khuyết chạm nhau: iD = Ipo 
Chương 6 4 
(c) vDS > Vpo: Va = Vpo = const → iD = Ipo = const 
(d) vDS = BVDSS: Điện áp đánh thủng. 
Đồ thị: 
ƒ Giả sử vDS = const; vGS thay đổi: 
vGS < 0: Tăng vùng khuyết → i) RChannel tăng → iD giảm 
 ii) Vpo giảm 
vGS > 0: Giảm vùng khuyết → i) RChannel giảm → iD tăng 
 ii) Vpo tăng 
Chương 6 5 
⇒ “Voltage-Sensitive Device” 
Đồ thị: 
Lưu ý: n-JFET: Phân cực sao cho không có dòng IChannel-Gate (vGS ≤ 0 hoặc vGS nhỏ > 0) 
6.2.3 Đặc tuyến: 
Điện áp vDS tại điểm nghẽn: vDS-Pinch Off = Vp = Vpo + vGS 
Điện áp đánh thủng: BVDSX ≈ BVDSS + vGS 
Đặc tuyến VA trong vùng bão hòa (Giữa điện áp nghẽn và đánh thủng: Vp < vDS < BVDSX) 
 iD = ⎥⎥⎦
⎤
⎢⎢⎣
⎡
⎟⎟⎠
⎞
⎜⎜⎝
⎛−++
2/3
2
3
1
po
GS
po
GS
po V
v
V
v
I với vGS < 0 
 Nhận xét: vGS = 0: iD = Ipo 
Chương 6 6 
 VGS = - Vpo: iD = 0 
 Trong vùng bão hòa: iD không phụ thuộc vDS 
Aûnh hưởng nhiệt độ: 
 iD = ⎥⎥⎦
⎤
⎢⎢⎣
⎡
⎟⎟⎠
⎞
⎜⎜⎝
⎛−++⎟⎠
⎞⎜⎝
⎛ 2/32/30 231'
po
GS
po
GS
po V
v
V
v
T
T
I 
 trong đó: I’po = iD khi vGS = 0 tại nhiệt độ T0. 
6.3 Lý thuyết hoạt động của MOSFET 
6.3.1 Cấu tạo (n-channel MOSFET): 
Nhận xét: Ban đầu chưa có kênh dẫn giữa D và S (enhancement mode) 
 Cực cổng Gate: Metal – Oxide – Semiconductor (MOS) 
Chương 6 7 
6.3.2 Hoạt động: 
Hoạt động loại tăng (enhancement mode): vGS > 0: 
ƒ Hình thành kênh dẫn cảm ứng: vGS > VTN : Điện áp ngưỡng 
⇒ Tạo kênh dẫn n cảm ứng giữa S và D 
vGS tăng → Bề rộng và điện dẫn (conductivity) kênh dẫn tăng 
ƒ Thay đổi vDS: Tương tự JFET: 
(a) Khi vDS tăng → Tăng vùng khuyết → Rn-Channel tăng: Vùng tuyến tính 
Chương 6 8 
(b) vDS = Vp = vGS - VTN: Điện áp nghẽn: Rn-Channel → ∞ (100 KΩ) 
Chương 6 9 
(c) vDS > Vp: iD ≈ const: Vùng bão hòa 
Đồ thị: 
Lưu ý: enhancement mode n-MOSFET: Phân cực vGS ≥ VTN 
Chương 6 10 
6.3.3 Đặc tuyến: 
Điện áp vDS tại điểm nghẽn: vDS – Pinch Off = Vp = vGS – VTN = vGS + Vpo (Với Vpo = - VTN < 0) 
Đặc tuyến VA trong vùng tuyến tính (vDS < vGS - VTN = Vp): 
 ])(2[ 2DSTNGSnDS vVvki −−= 
Đặc tuyến VA trong vùng bão hòa (vDS ≥ vGS - VTN = Vp): 
2
2 1][ ⎟⎟⎠
⎞
⎜⎜⎝
⎛ +=−=
po
GS
poTNGSnDS V
vIVvki với Ipo = knVTN2 và Vpo = - VTN 
Nhận xét: n-JFET: vGS ≤ 0, Vpo > 0; Enhancement mode n-MOSFET: vGS > 0, Vpo < 0 
 Đặc tuyến VA: JFET: Bậc 3/2 ≈ MOSFET: Bậc 2 
 ⇒ Xem gần đúng cho cả hai loại FET: 
2
2 1][ ⎟⎟⎠
⎞
⎜⎜⎝
⎛ +=−=
po
GS
poTNGSnDS V
v
IVvki 
Aûnh hưởng nhiệt độ: 
2/3
' ⎟⎠
⎞⎜⎝
⎛=
T
T
II opopo 
Chương 6 11 
6.4 Giải tích đồ thị và phân cực 
6.4.1 Phân cực JFET: 
9 DCLL: VDD = vDS + iD (Rd + Rs) 
9 Phương trình phân cực: vGS = - iD Rs (Xem iG ≈ 0) 
Nhận xét: Mạch tự phân cực (self-bias): Do vGS < 0 tạo ra bời Rs 
 Ví dụ: Thiết kế mạch với tĩnh điểm Q: VDSQ = 15V; IDQ = 3,5 mA 
Thay vào DCLL: Rd +Rs = (VDD – VDSQ) / IDQ = (30 – 15) / 3,5 = 4,3 KΩ 
Từ đặc tuyến VA: VGSQ = -1 V ⇒ Rs = - VDSQ / IDQ = 1V / 3,5 mA = 286 Ω 
⇒ Rd ≈ 4 KΩ 
Chọn Rs = 270 Ω và Rd = 3,9 KΩ 
Chương 6 12 
6.4.2 Phân cực MOSFET: 
Cổng phân cực thuận (forward-biased gate) sử dụng mạch phân cực ngoài (tương tự BJT): 
9 DCLL: VDD = vDS + iD (Rd + Rs) 
9 Phương trình phân cực: vGS = SDDD RiVRR
R −⎟⎟⎠
⎞
⎜⎜⎝
⎛
+ 21
1 = VGG – iD Rs 
trong đó: VGG = DDVRR
R
⎟⎟⎠
⎞
⎜⎜⎝
⎛
+ 21
1 : Điện áp cung cấp cho cực cổng 
Nhận xét: Rs: Cải thiện sự ổn định tĩnh điểm Q bằng dòng DC hồi tiếp. 
 R3: Không có tác dụng DC, dùng để tăng trở kháng ngõ vào AC. 
Bài toán: Xàc định mạch phân cực (VGG, Rs, Rd) để cực tiểu hóa sự thay đổi Q theo t0 
Chương 6 13 
Từ phương trình: 
22/3
0' 1 ⎟⎟⎠
⎞
⎜⎜⎝
⎛ +⎟⎠
⎞⎜⎝
⎛=
po
GS
poD V
v
T
T
Ii 
⇒ Độ nhạy: 
po
S
po
DSGG
opo
DDi
T
V
R
V
iRV
TTI
TdT
idiS D
⎟⎟⎠
⎞
⎜⎜⎝
⎛ −++
−==
1)/(21
2/3
/
/
2/3'
Nhận xét: Rs ≠ 0 làm giảm độ nhạy iD theo t0 → Cải thiện độ ổn định 
Để cực tiểu DiTS : 
⇒ VGG = 2VGSQ + Vpo 
 Rs = 
DQ
poGSQ
I
VV +
6.5 Giải tích tín hiệu lớn – Sự sái dạng