Đề thi môn Điện tử số - Trường Đại học Bách Khoa Hà Nội

 và 2000 Đồng. Sản phẩm có giá là 4000 Đồng và máy 
chỉ cho phép người mua cho từng đồng xu một vào. Khi có ít nhất 4000 Đồng được cho vào, sản phẩm sẽ được 
đưa ra. Nếu có nhiều hơn 4000 Đồng được đưa vào, máy sẽ trả lại tiền thừa. Khi sản phẩm đã được đưa ra, máy 
sẽ quay trở lại trạng thái đợi để sản phẩm tiếp theo được mua. 
a. Xây dựng mô hình FSM Moore để điều khiển máy trên. 
b. Thiết kế mạch thực hiện FSM đã xây dựng ở câu a sử dụng Flip-flop D.
Câu 4 ( 1 điểm)
Thực hiện hàm F= ZXYYX ++ sử dụng 1 bộ giải mã (decoder) và 1 cổng OR.
Câu 5 (1 điểm) 
Thiết kế Datapath cho FSMD thực hiện thuật toán đếm và tính tổng của các số lớn hơn 10 trong các số x đựơc 
đưa vào như sau:
cnt=0; sum=0;
Repeat
input x 
if (x> 10) then 
cnt=cnt + 1; sum=sum + x;
end if;
until x =0;
output sum; output cnt;
Chú ý: 1. 0 ≤ x ≤255, 0≤ sum ≤255. Các lệnh viết trên cùng 1 hàng được thực hiện song song.
 2. Chỉ rõ các thanh ghi trong datapath là bao nhiêu bit. 
Cho biết bảng trạng thái và bảng kích của JKFF như sau:
Đề số: 1 Tổng số trang: 1
Q Q(next) J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
J K Q (next)
0 0 Q
0 1 0
1 0 1
1 1 Q’
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
KHOA ĐIỆN TỬ - VIỄN THÔNG
ĐỀ THI MÔN: ĐIỆN TỬ SỐ
 Lần thi: 1 Ngày thi: 25/12/2009
 Thời gian làm bài: 90 phút
(Không sử dụng tài liệu. Nộp đề thi cùng với bài làm)
Ký duyệt Trưởng nhóm Môn học: Trưởng Bộ môn:
Câu 1 (2 điểm)
c. Thiết kế ở mức cổng (gate level design) một mạch số gồm có đầu vào là một số nhị phân 3 bít 
và đầu ra là số nhị phân biểu diễn số bít 1 có trong số nhị phân ở đầu vào.
d. Thực hiện mạch đã thiết kế ở câu a chỉ sử dụng các bộ MUX 4-1 và cổng NOT.
Câu 2 (2 điểm)
Một mạch dãy gồm 2 Flip-flop JK, 2 đầu vào X và Y và một đầu ra Z. Cho các phương trình đầu vào 
của các Flip-flop và phương trình đầu ra Z như sau:
YQXQJ 221 += YXQK 21 = YXQXYQZ 21 +=
XQJ 12 = YXQK += 12
c. Vẽ sơ đồ mạch điện
d. Xác định bảng chuyển trạng thái và sơ đồ chuyển trạng thái của mạch
Câu 3 (3 điểm) 
a. Mô tả DFF với 1 tín hiệu reset đồng bộ tích cực mức thấp và 1 tín hiệu set đồng bộ tích cực mức 
thấp dùng VHDL (1 điểm).
b. Một mạch số với một đầu vào X và một đầu ra Z hoạt động như sau:
-Tín hiệu vào là 0 hoặc 1 xuất hiện ngẫu nhiên
-Z=1 nếu gặp dãy bit đầu vào là 110 hoặc 0101
-Z=0 trong các trường hợp khác
Biểu diễn hoạt động của mạch trên bằng sơ đồ chuyển trạng thái loại Moore và dùng DFF thực hiện (2 
điểm)
Câu 4 (3 điểm) 
Thiết kế FSMD thực hiện thuật toán tính tổng của 10 số x lớn hơn 5 như sau:
cnt=0; sum=0;
Repeat
input x 
if (x > 5) then 
cnt=cnt + 1; sum=sum + x;
end if;
Until cnt=10;
}
output sum;
Chú ý: 1. x và sum là các số có giá trị cực đại là 255. Các lệnh viết trên cùng 1 hàng được thực hiện 
song song.
 2. Chỉ rõ các thanh ghi trong datapath là bao nhiêu bit. 
Đề số: 1 Tổng số trang: 2
 3. Chỉ cần biểu diễn controller dưới dạng FSM, không cần phải thực hiện mạch controller.
Cho biết bảng trạng thái và bảng kích của JKFF như sau:
Chúc các em sinh viên làm bài tốt!
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
KHOA ĐIỆN TỬ - VIỄN THÔNG
ĐỀ THI MÔN: ĐIỆN TỬ SỐ
 Lần thi: 1 Ngày thi: 25/12/2009
 Thời gian làm bài: 90 phút
(Không sử dụng tài liệu. Nộp đề thi cùng với bài làm)
Ký duyệt Trưởng nhóm Môn học: Trưởng Bộ môn:
Câu 1 (2 điểm)
e. Thiết kế ở mức cổng (gate level design) một mạch số gồm có đầu vào là một số nhị phân 3 bít 
và đầu ra là số nhị phân biểu diễn số bít 1 có trong số nhị phân ở đầu vào.
f. Thực hiện mạch đã thiết kế ở câu a chỉ sử dụng các bộ MUX 4-1 và cổng NOT.
Câu 2 (2 điểm)
Một mạch dãy gồm 2 Flip-flop JK, 2 đầu vào X và Y và một đầu ra Z. Cho các phương trình đầu vào 
của các Flip-flop và phương trình đầu ra Z như sau:
YQXQJ 221 += YXQK 21 = YXQXYQZ 21 +=
XQJ 12 = YXQK += 12
e. Vẽ sơ đồ mạch điện
f. Xác định bảng chuyển trạng thái và sơ đồ chuyển trạng thái của mạch
Câu 3 (2 điểm) 
a. Mô tả DFF với 1 tín hiệu reset đồng bộ tích cực mức thấp và 1 tín hiệu set đồng bộ tích cực mức 
thấp dùng VHDL 
b. Mô tả 1 thanh ghi 4 bit sử dụng DFF đã mô tả ở câu a bằng VHDL (gợi ý: sử dụng cấu trúc 
khai báo component và cấu trúc port map của VHDL)
Câu 4 (4 điểm) 
Thiết kế FSMD thực hiện thuật toán tính tổng của 10 số x lớn hơn 5 như sau:
cnt=0; sum=0;
Repeat
input x 
if (x > 5) then 
cnt=cnt + 1; sum=sum + x;
end if;
Until cnt=10;
}
Đề số: 1 Tổng số trang: 1
Q Q(next) J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
J K Q (next)
0 0 Q
0 1 0
1 0 1
1 1 Q’
output sum;
Chú ý: 1. x và sum là các số có giá trị cực đại là 255. Các lệnh viết trên cùng 1 hàng được thực hiện 
song song.
 2. Chỉ rõ các thanh ghi trong datapath là bao nhiêu bit. 
 3. Biểu diễn controller dưới dạng FSM loại Moore và dùng DFF để thực hiện.
Cho biết bảng trạng thái và bảng kích của JKFF như sau:
Chúc các em sinh viên làm bài tốt!
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
KHOA ĐIỆN TỬ - VIỄN THÔNG
ĐỀ THI MÔN: ĐIỆN TỬ SỐ
 Lần thi: 1 Ngày thi: 05/01/2010
 Thời gian làm bài: 90 phút
(Không sử dụng tài liệu. Nộp đề thi cùng với bài làm)
Ký duyệt Trưởng nhóm Môn học: Trưởng Bộ môn:
Câu 1 (2 điểm)
Thiết kế một mạch số gồm có đầu vào là hai số nhị phân A và B, mỗi số được biểu diễn bởi 2 bít và 
2 đầu ra dùng biểu diễn số A lớn hơn, nhỏ hơn hoặc bằng B. (ghi chú: 2 đầu ra có giá trị bằng “00” 
nếu A = B, “01” nếu A > B, “1x” nếu A < B)
Câu 2 (3 điểm)
Một mạch số với một đầu vào X và một đầu ra Z hoạt động như sau:
-Tín hiệu vào là 0 hoặc 1 xuất hiện ngẫu nhiên
-Z=1 nếu gặp dãy bit đầu vào là 0101
-Z=0 trong các trường hợp khác
Biểu diễn hoạt động của mạch trên bằng sơ đồ chuyển trạng thái loại Mealy và dùng JKFF thực hiện.
Câu 3 (2 điểm) 
Hãy dùng VHDL để mô tả thiết kế cho sơ đồ dịch chuyển trạng thái sau
Câu 4 (2 điểm) 
Một mạch dãy gồm 2 Flip-flop JK, 2 đầu vào X và Y và một đầu ra Z. Cho các phương trình đầu vào của các 
Flip-flop và phương trình đầu ra Z như sau:
221 QXQJ += YQK 21 = YQYXQZ 21 +=
XYQJ 12 = YXQK += 12
a. Vẽ sơ đồ mạch điện
b. Xác định bảng chuyển trạng thái và sơ đồ chuyển trạng thái của mạch
Câu 5 (1 điểm)
Thiết kế Datapath cho FSMD thực hiện thuật toán đếm và tính tổng của các số lớn hơn 10 trong các số x đựơc 
đưa vào như sau:
cnt=0; sum=0;
Đề số: 2 Tổng số trang: 1
Q Q(next) J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
J K Q (next)
0 0 Q
0 1 0
1 0 1
1 1 Q’
Repeat
input x 
if (x> 10) then 
cnt=cnt + 1; sum=sum + x;
end if;
until x =0;
output sum; output cnt;
Chú ý: 1. 0 ≤ x ≤255, 0≤ sum ≤255. Các lệnh viết trên cùng 1 hàng được thực hiện song song.
 2. Chỉ rõ các thanh ghi trong datapath là bao nhiêu bit. 
Cho biết bảng trạng thái và bảng kích của JKFF như sau: x= don’t care (không quan tâm)
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
KHOA ĐIỆN TỬ - VIỄN THÔNG
ĐỀ THI MÔN: ĐIỆN TỬ SỐ
 Lần thi: 1 Ngày thi: 05/01/2010
 Thời gian làm bài: 90 phút
(Không sử dụng tài liệu. Nộp đề thi cùng với bài làm)
Ký duyệt Trưởng nhóm Môn học: Trưởng Bộ môn:
Câu 1 (2 điểm)
Thiết kế một mạch số gồm có đầu vào là hai số nhị phân A và B, mỗi số được biểu diễn bởi 2 bít và 
2 đầu ra dùng biểu diễn số A có số bit ở trạng thái ‘1’ lớn hơn, nhỏ hơn hoặc bằng số bit ‘1’ của số 
B. (ghi chú: 2 đầu ra có giá trị bằng “00” nếu A có số bít “1” bằng số bit “1” của B, “01” nếu A có 
số bít “1” lớn hơn số bit “1” của B, “1x” nếu A có số bít “1” nhỏ hơn số bit “1” của B)
Câu 2 (3 điểm)
Một mạch số với một đầu vào X và một đầu ra Z hoạt động như sau:
-Tín hiệu vào là 0 hoặc 1 xuất hiện ngẫu nhiên
-Z=1 nếu gặp dãy bit đầu vào là 1011
-Z=0 trong các trường hợp khác
Biểu diễn hoạt động của mạch trên bằng sơ đồ chuyển trạng thái loại Moore và dùng JKFF thực hiện.
Câu 3 (2 điểm) 
Hãy dùng VHDL để mô tả thiết kế cho sơ đồ dịch chuyển trạng thái sau
Câu 4 (2 điểm) 
Một mạch dãy gồm 2 Flip-flop JK, 2 đầu vào X và Y và một đầu ra Z. Cho các phương trình đầu vào của các 
Flip-flop và phương trình đầu ra Z như sau:
YQXQJ 221 += YXQK 21 = XQXYQZ 21 +=
XQJ 12 = YXQK += 12
a. Vẽ sơ đồ mạch điện
b. Xác định bảng chuyển trạng thái và sơ đồ chuyển trạng thái của mạch
Đề số: 1 Tổng số trang: 1
J K Q (next)
0 0 Q
0 1 0
1 0 1
1 1 Q’
Q Q(next) J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
Câu 5 (1 điểm)
Thiết kế Datapath cho FSMD thực hiện thuật toán đếm và tính tổng của các số lớn hơn 10 trong các số x đựơc 
đưa vào như sau:
cnt=0; sum=0;
Repeat
input x 
if (x> 10) then 
cnt=cnt + 1; sum=sum + x;
end if;
until x =0;
output sum; output cnt;
Chú ý: 1. 0 ≤ x ≤255, 0≤ sum ≤255. Các lệnh viết trên cùng 1 hàng được thực hiện song song.
 2. Chỉ rõ các thanh ghi trong datapath là bao nhiêu bit. 
Cho biết bảng trạng thái và bảng kích của JKFF như sau: x= don’t care (không quan tâm)
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
KHOA ĐIỆN TỬ - VIỄN THÔNG
ĐỀ THI MÔN: ĐIỆN TỬ SỐ
 Lần thi: 1 Ngày thi: 15/6/2009
 Thời gian làm bài: 90 phút
(Không sử dụng tài liệu. Nộp đề thi cùng với bài làm)
Ký duyệt Trưởng nhóm Môn học: Trưởng Bộ môn:
Câu 1 (2 điểm)
a. Thiết kế bộ cộng đầy đủ 1 bit ở mức cổng (gate level design)
b. Thiết kế bộ cộng 4 bit từ bộ cộng 1 bit đã thiết kế ở câu a.
Câu 2 (2 điểm)
c. Rút gọn mạch sau sử dụng bìa Karnaugh:
Đề số: 2 Tổng số trang: 2
J K Q (next)
0 0 Q
0 1 0
1 0 1
1 1 Q’
Q Q(next) J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
B C D
d. Thực hiện mạch đã rút gọn ở câu a chỉ sử dụng cổng NAND 2 đầu vào.
Câu 3 (3 điểm) Cho mạch sau:
Q1
K1
J1
Q1
Q2
K2
J2
Q2
x1
x2
Z
c. Phân tích mạch và xác định sơ đồ chuyến trạng thái FSM.
d. Mô tả cấu trúc mạch trên bằng VHDL (giả thiết các phần tử trong mạch đã được khai báo Entity 
ở các file khác).
Câu 4 (3 điểm)
Thiết kế FSMD thực hiện thuật toán tính n! sau:
product=1
input n 
while (n > 1) {
product=product * n
n = n-1
}
output product
Chú ý: 1. n và product là các số 8 bit
 2. Controller phải được thiết kế sử dụng flip-flop D
Cho biết bảng trạng thái và bảng kích của JKFF như sau:
Q Q(next) J K
0 0 0 x
0 1 1 x
1 0 x 1
1 1 x 0
J K Q (next)
0 0 Q
0 1 0
1 0 1
1 1 Q’
A