Bài giảng Thiết kế số - Chương 6: Sử dụng CAD và VHDL - Hoàng Mạnh Thắng

Là quá trình đưa biểu diễn mạch điện trong hệ thống CAD

Thường có 3 phương pháp đưa vào:

Dùng bảng chân lý: dưới dạng text hoặc vẽ dạng sóng biểu diễn đầu vào và đầu ra mong muốn

Vẽ mạch điện logic

Dùng ngôn ngữ mô tả phần cứng như VHDL, Verilog

16 trang | Chuyên mục: Thiết Kế Vi Mạch Số | Chia sẻ: tuando | Lượt xem: 387 | Lượt tải: 0

Tóm tắt nội dung Bài giảng Thiết kế số - Chương 6: Sử dụng CAD và VHDL - Hoàng Mạnh Thắng, để xem tài liệu hoàn chỉnh bạn click vào nút "TẢI VỀ" ở trên

Thiết kế số Giới thiệu về mạch số: Sử dụng CAD và VHDLNgười trình bày: Tiến sỹ Hoàng Mạnh ThắngTexPoint fonts used in EMF: AAAAAGiới thiệu công cụ CADMột hệ thống CAD thường kèm theo các công cụ sau:Đưa thiết kế vào (design entry)Tổng hợp và tối ưu hóaMô phỏngThiết kế lớp vật lýChương 22Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngĐưa thiết kế vàoLà quá trình đưa biểu diễn mạch điện trong hệ thống CAD Thường có 3 phương pháp đưa vào:Dùng bảng chân lý: dưới dạng text hoặc vẽ dạng sóng biểu diễn đầu vào và đầu ra mong muốnVẽ mạch điện logicDùng ngôn ngữ mô tả phần cứng như VHDL, VerilogChương 23Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngĐưa thiết kế vào:dùng bảng chân lýThường dùng phần biên dịch để đưa vào sơ đồ thời gian mô tả hàm mong muốn cho mạch logicHệ thống CAD chuyển đổi sơ đồ thời gian này thành các cổng logic tương đươngKhông phù hợp cho mạch lớn, nhưng có thể dùng cho phần mạch chức năng nhỏChương 24Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngĐưa thiết kế vào:vẽ mạch (schematic capture)Đây là cách thông thường khi dùng CADSchematic: là sơ đồ mạch dùng các phần tử mạch (cổng logic) dưới dạng đồ họa. Chúng được nối với nhau bằng các đường dâyCông cụ cung cấp một tập hợp các ký hiệu biểu diễn các loại cổng với các đầu vào ra khác nhau. Hay gọi là thư việnCác mạch thiết kế trong các phần trước có thể được biểu diễn dưới dạng đồ họa và được dùng trong các mạch lớn. Được xem như thiết kế phân cấp (hierarchical design) dùng trong các thiết kế lớn và phức tạpChương 25Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngĐưa thiết kế vào:vẽ mạch (schematic capture)Chương 26Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngĐưa thiết kế vào:Ngôn ngữ mô tả phần cứng (Hardware Description Language- HDL)HDL tương tự chương trình máy tính ngoại trừ nó được dùng để mô tả phần cứngCác loại HDL thông dụng:VHDL (VHSIC Hardware Description Language)VerilogCác ngôn ngữ khác (các nhà cung cấp)VHDL và Verilog được chuẩn hóa dùng thuận tiện trong các CAD tools và các loại chip khác nhauChương 27Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngTổng hợp mạch (synthesis)Công cụ tổng hợp mach của CAD thực hiện việc tạo ra mạch logic từ các mô tả trạng thái của chức năng mong muốnChuyển đổi từ VDHL sang mạch logic là một phần của chức năng tổng hợp mạchCông cụ của CAD ko những tổng hợp mạch mà còn có thể tối ưu mạch logic: Tối ưu theo kích thước và/hoặc tốc độ (logic optimization)Cuối cùng chuyển mạch logic thành các phần tử transitor ứng với công nghệ nào đó (CMOS..) và quá trình layout được thực hiện.Chương 28Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngMô phỏngCho thấy hoạt động của mạch so với yêu cầu (verify)Người dùng đưa đầu vào và CAD sẽ tạo ra đầu ra, thường dưới dạng biểu thời gian. Nó được so sánh với đầu ra theo yêu cầu thiết kế.Trong mô phỏng, các tín hiệu lan truyền trong mạch với thời gian trễ không đáng kể. Cần mô phỏng liên quan đến thời gian trễ (timing simulator)Chương 29Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngGiới thiệu về VHDLNgười thiết kế mô tả mạch logic dưới dạng mã của VHDLChương trình dịch của VHDL thực hiện chuyển mô tả đó thành mạch logicBiểu diễn tín hiệu số trong VHDL:Tín hiệu số được mô tả ở dạng đối tượng dữ liệu (data object)VHDL có kiểu dữ liệu BIT, với 2 giá trị 0 và 1Chương 210Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngViết một đoạn mã VHDL đơn giảnViệc đầu tiên là khai báo tín hiêu vào và raĐược thực hiện bằng khai báo ENTITYChương 211Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngTên của ENTITYChỉ ra tín hiệu vào và ra (PORT)Chế độ vào và/hoặc raKiểu của tín hiệuTên của phần tửMode của cổngKiểu dữ liệuTên các cổngViết một đoạn mã VHDL đơn giản (cont.)Entity chỉ ra tín hiệu vào và ra mà ko chỉ ra chức năng của mạch.Chức năng của mạch được chỉ ra bởi định nghĩa ARCHITECTURETên của architectureHàm của entity nàyMô tả hàm chức năngChương 212Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngHoàn thành đoạn mã VHDLTên của architectureHàm của entity nàyMô tả hàm chức năngChương 213Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngCác toán tử Boolean trong VHDLCác toán tử AND, OR, NOT, XOR, NXOR, NAND, NORPhép gán là “<=“ với biến đầu ra được đặt bên tráiTrong VHDL, biểu thức logic được gọi là simple assignment expressionChương 214Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh ThắngBài tập: viết đoạn mã VHDLViết đoạn mã VHDL (entity và architecture) để thực hiện mạch cộng, lấy tên entity là Add và tên architecture là AddFuncViết đọan mã cho mạch tìm số đông với tên entity là Majority và tên architecture là MajorityfuncChương 215Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng1. AdderENTITY AdderOneBit IS PORT { x,y: IN BIT;c,s: OUT BIT};END AdderOneBit;ARCHITECTURE AddFunc OF AdderOneBit ISBEGINs<=x XOR y;c<= x AND y;END AddFunc;	Chương 2Khoa ĐT-VT, Đại học Bách Khoa Hà nội Tiến sỹ Hoàng Mạnh Thắng16

File đính kèm:

bai_giang_thiet_ke_so_chuong_6_su_dung_cad_va_vhdl_hoang_man.ppt