Bài giảng Thiết kế số - Các khối mạch tuần tự: Các Flop-Flops, thanh ghi và các bộ đếm Chốt - Hoàng Mạnh Thắng

Thiết kế số Các khối mạch tuần tựCác Flop-Flops, thanh ghi và các bộ đếm: ChốtNgười trình bày: TS. Hoàng Mạnh ThắngTexPoint fonts used in EMF: AAAAAACác phần tử lưu giữĐã xét các mạch combinational circuit có đầu ra phụ thuộc vào các tín hiệu vàoMột loại mạch khác là đầu ra phụ thuộc ko những trạng thái đầu vào hiện tại mà còn phụ thuộc trạng thái trước đó của mạchMạch đó có các phần tử lưu trữ giá trị của các tín hiệu logicMạch tuần tự-sequential circuitNội dung của các phần tử nhớ biểu diễn trạng thái của mạchThay đổi đầu vào có thể làm thay đổi hoặc ko làm thay đổi trạng thái của mạchMạch thay đổi thông qua một chuõi các trạng thái như kết quả của các thay đổi ở đầu vàoMạch có đặc điểm này gọi là sequential circuitsHệ thống điều khiển báo độngMạch báo động ON khi đầu ra sensor bậtMạch cần phần tử nhớ để nhớ rằng báo động phải được active cho tới khi nhấn RESETPhần tử nhớ đơn giảnCó đường hồi tiếp để nhớ dữ liệuChốt SR (latch)Có thể biểu diễn dùng NORCó các đầu vào Set và Reset làm thay đổi trạng thái Q của mạchMạch được xem như là chốt Chốt SR, cont.Sơ đồ thời gian của chốt SRCùng về 0Sơ đồ thời gian của chốt SRNếu thời gian trễ lan truyền từ Qa và Qb chính xác giống nhau  ở t10 tiếp tục không xác địnhThực tế có thể có trễ khác nhau  chốt thiết lập về một trong hai trạng thái ổn định (nhưng ta ko biết trạng thái nào)Do vậy S=R=1 được xem như la tổ hợp cấm trong mạch chốt SRChốt được đóng mở-Gated SR latchChốt SR thay đổi trạng thái khi đầu vào thay đổiCó thể thêm tín hiệu cho phép vào SR để điều khiển quá trình thay đổi trạng tháiMạch đó được xem là chốt SR được đóng mởChốt được đóng mở-Gated SR latch, cont.Sơ đồ thời gianChốt SR dùng cổng NANDChốt D có clkChốt có một đầu vào dữ liêu D lưu giảtị vào dưới sự điều khiển của tín hiệu Clk  Gated D LatchChốt D có clk, contCảm nhận them mức và sườn (level vs. edge)Đầu ra của chốt D được điều khiển bởi mức (0 hoặc 1) của đầu vào Clk  cảm nhận theo levelCó thể thay đổi đầu ra khi Clk chuyển mức  cảm nhận theo sườn - edgeẢnh hưởng của trễ lan truyềnCác phần trước chưa quan tâm đến tác động của trễ lan truyền. Thực tế nó xảy raCần đảm bảo ổn định tín hiệu đầu vào khi có thay đổi xảy ra ở ClkThời gian tối thiểu để tín hiệu D duy trì ổn định trước khi sườn âm (10) của Clk được gọi là thời gian setup (tsu)Thời gian tối thiểu để tín hiệu D duy trì ổn định sau khi sườn âm của Clk gọilà thời gian giữ (hold time) - thVới CMOS là tsu=3ns và th=2nsCác thời gian setup và hold