Bài giảng Thiết kế số - Biểu diễn số và các mạch thực hiện phép toán: Thiết kế bộ toán học dùng CAD Tools - Hoàng Mạnh Thắng

Thiết kế số Biểu diễn số và các mạch thực hiện phép toán:Thiết kế bộ toán học dùng CAD toolsNgười trình bày: TS. Hoàng Mạnh ThắngTexPoint fonts used in EMF: AAAAAAThiết kế dùng chương trình vẽ mạch- sch. captureMột cách để thiết kế mạch toán học là vẽ tất cả các cổng logic cần thiếtTạo ra bộ cộng n-bitBắt đầu với bộ cộng đầy đủ 1-bitNối thành chuỗi để tạo thành bộ cộng n-bitNếu là bộ cộng CLA thì cộng logic carry lookaheadQuá trình thiết kế mức độ phức tạp tăng nhanh chóngCách tốt hơn là sử dụng các phần mạch đã được thiết kế sẵnCAD tools có sẵn thư viện các cổng logic cơ bảnCAD tools cũng có thư viện các mạch thường được sử dụng, ví dụ bộ cộng mỗi phần mạch subcircuit là module có thể được gọi vào dùngMacro- và megafunctionsMột số hệ thống CAD, ví dụ MAX:PLUS2, Altera, các hàm thư viện này được gọi là Macrofunctions hoặc MegafunctionsCó hai loại cơ bản:Phụ thuộc công nghệ: được thiết kế cho loại chip cụ thể (ví dụ cho FPGA)Không phụ thuộc công nghệ: cho chip bất kỳ, các mạch khác nhau cho các loại chip khác nhauVí dụ thư viện các macrofunctions như Library of Parameterized Modules (LPM) như là một phần của hệ thống MAX+PLUS2Các module không phụ thuộc công nghệCác module được tham số hóa: nó có thể được dùng đa dạngLPM_ADD_SUBThư viện LPM có bộ cộng n-bit tên: LPM_ADD_SUBThực hiện mạch cộng/trừ cơ bảnSố bit có thể được thiết lập bởi tham số LPM_WIDTHTham số khác là LPM_REPRESENTATION dùng để chỉ ra số có dấu hay không dấuBộ cộng dùng LPM_ADD_SUBThực hiện SimulationThiết kế dùng VHDLCó thể dùng cách chia tầng trong thiết kế dùng VHDLXây dựng entity VHDL cho bộ cộng đầy đủDùng các Instances để tạo bộ cộng nhiều bitTín hiệu logic trong VHDL được biểu diễn là các đối tượng dữ liệuDùng kiểu BIT cho các giá trị 0 hoặc 1Kiểu dữ liệu khác là STD_LOGIC thích được dùng vì nó có thể biểu diễn cho 3 trạng thái (0,1,Z, và don’t care)Phải khai báo thư viện kiểu dữ liệu được dùng và nơi nó tồn tạiLIBRARY ieee;USE ieee.std_logic_1164.allBộ cộng đầy đủ trong VHDLBộ cộng Ripple Carry 4-bit đầy đủBộ cộng Ripple Carry 4-bit đầy đủKhai báo mới của VHDLTrong đoạn code vừa rồi có khai báoSIGNAL c1,c2,c3: STD_LOGIC;Để định nghĩa các tín hiệu sẽ dùng trong thiết kếDùng trong ARCHITECTURECOMPONENT fulladdDùng trong ARCHITECTUREĐịnh nghĩa PORT cho phần mạch con (subcircuit này được định nghĩa ở file khác)File VHDL (fulladd.vhd) thường đươc đặt ở cùng đường dẫn với file adder4.vhdKhai báo mới của VHDL, cont.stage0: fulladd PORT MAP (Cin, x0,y0,s0,c1);Chỉ ra đọan trong hoạt độngSử dụng phép kết hợp vị trí của các đầu vào/ra khai báo trong PORT MAP ứng với thứ tự vị trí trong khai báo COMPONENTstage3: fulladd PORT MAP (Cin=>c3,Cout=>Count,x=>x3,y=>y3,s=>s3);Sử dụng phép kết hợp tên với đàu vào/ra trong PORT MAP ứng với tín hiệu được đặt tên trong khai báo COMPONENTCác gói VHDLMột gói VHDL có thể được tao ra cho một mạch con mà khai báo COMPONENT không được yêu cầu không rõ ràng trong khi tạo ta biến của mạch con khác trong file khácCác gói VHDL, cont,Được biên dịch như là file trong cùng đường dẫn với fulladd.vhdCác gói VHDL, cont,Số học trong VHDLSố là đối tượng dữ liệu SIGNAL nhiều bitSIGNAL C: STD_LOGIC_VECTOR (1 TO 3)C là tín hiệu STD_LOGIC 3-bitPhép gán C<=“100”C(1) là bit có trọng số lớn nhấtC(3) là bit có trọng số nhỏ nhấtTrọng số có thể bị đảo ngược nếu khai báoSIGNAL X: STD_LOGIC_VECTOR (3 TO 0)Số học trong VHDL, cont.Mô tả Behavioral trong VHDLCho phép dùng các tín hiệu STD_LOGIC như là các giá trị có dấuPhần này mô tả behavior của mạchCác gói toán học của VHDLBài tập: đọc và giải thíchĐọc trước cho slide sauXem lại phần biểu diễn số thực