Bài giảng Kỹ thuật số - Chương 3: Cổng Logic

 VDD . 
Như vậy nếu ta sử dụng nguồn ± VDD thì khóa cho tín hiệu xoay chiều đi qua. 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 18 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
3.5.3 Đặc tính của họ MOS 
Một số tính chất chung của các cổng logic họ MOS (NMOS, PMOS và CMOS) có thể 
kể ra như sau: 
- Nguồn cấp điện : VDD từ 3V đến 15V 
- Mức logic: VOL (max) = 0V VOH (min) = VDD
 VIL (max) = 30% VDD VIH (min) = 70%VDD 
 - Lề nhiễu : VNH = 30%VDD VNL = 30%VDD 
Với nguồn 5V, lề nhiễu khỏang 1,5V, rất lớn so với họ TTL. 
- Thời trễ truyền tương đối lớn, khỏang vài chục ns, do điện dung ký sinh ở ngã vào và 
tổng trở ra của transistor khá lớn. 
- Công suất tiêu tán tương đối nhỏ, hàng nW, do dòng qua transistor MOS rất nhỏ. 
- Số Fan Out: 50 UL 
Do tổng trở vào của transistor MOS rất lớn nên dòng tải cho các cổng họ MOS rất 
nhỏ, do đó số Fan Out của họ MOS rất lớn, tuy nhiên khi mắc nhiều tầng tải vào một tầng 
thúc thì điện dung ký sinh tăng lên (gồm nhiều tụ mắc song song) ảnh hưởng đến thời gian 
giao hoán của mạch nên khi dùng ở tần số cao người ta giới hạn số Fan Out là 50, nghĩa là 
một cổng MOS có thể cấp dòng cho 50 cổng tải cùng loạt. 
- Như đã nói ở trên, CMOS có cải thiện thời trễ truyền so với loại NMOS và PMOS, 
tuy nhiên mật độ tích hợp của CMOS thì nhỏ hơn hai loại này. Dù sao so với họ TTL thì mật 
độ tích hợp của họ MOS nói chung lớn hơn rất nhiều, do đó họ MOS rất thích hợp để chế tạo 
dưới dạng LSI và VLSI. 
3.5.4 Các loạt CMOS 
CMOS có hai ký hiệu: 4XXX do hảng RCA chế tạo và 14XXX của hảng 
MOTOROLA, có hai loạt 4XXXA (14XXXA) và 4XXXB (14XXXB), loạt B ra đời sau có 
cải thiện dòng ra. 
Ngoài ra còn có các loạt : 
- 74C : CMOS có cùng sơ đồ chân và chức năng với IC TTL nếu có cùng số. Thí dụ 
IC 74C74 là IC gồm 2 FF D tác động bởi cạnh xung đồng hồ giống như IC 7474 của TTL. 
Hầu hết (nhưng không tất cả) các thông số của loạt 74C giống với 74 TTL nên ta có thể thay 
thế 2 loại này cho nhau được. 
- 74HC (High speed CMOS), 74HCT: Đây là loạt cải tiến của 74C, tốc độ giao hoán 
có thể so sánh với 74LS, riêng 74HCT thì hoàn toàn tương thích với TTL kể cả các mức 
logic. Đây là loạt IC CMOS được dùng rộng rãi. 
- 74AC và 74ACT (Advance CMOS) cải tiến của 74 HC và HCT về mặt nhiễu bằng 
cách sắp xếp lại thứ tự các chân, do đó nó không tương thích với TTL về sơ đồ chân. 
3.6 GIAO TIẾP GIỮA CÁC HỌ IC SỐ 
 Giao tiếp là thực hiện việc kết nối ngã ra của một mạch hay hệ thống với ngã vào của 
mạch hay hệ thống khác. Do tính chất về điện khác nhau giữa hai họ TTL và CMOS nên 
việc giao tiếp giữa chúng trong nhiều trường hợp không thể nối trực tiếp được mà phải nhờ 
một mạch trung gian nối giữa tầng thúc và tầng tải sao cho điện thế tín hiệu ra ở tầng thúc phù 
hợp với tín hiệu vào của tầng tải và dòng điện tầng thúc phải đủ cấp cho tầng tải. 
 CMOS (VDD= TTL 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 19 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
5V) 
Thông số 4000B 74HC 74HCT 74 74LS 74AS 74ALS
VIH(min) 
VIL(max) 
3,5V 
1,5V 
3,5V
1,0V
2,0V
0,8V
2,0V
0,8V
2,0V 
0,8V 
2,0V 
0,8V 
2,0V
0,8V
VOH(min) 
VOL(max) 
4,95V 
0,05V 
4,9V
0,1V
4,9V
0,1V
2,4V
0,4V
2,7V 
0,5V 
2,7V 
0,5V 
2,7V
0,4V
IIH(max) 
IIL(max) 
1μA 
1μA 
1μA
1μA
1μA
1μA
40μA
1,6 mA
20μA 
0,4 mA 
200μA 
2 mA 
20μA
100μA
IOH(max) 
IOL(max) 
0,4 mA 
0,4 mA 
4 mA
4 mA
4 mA
4 mA
0,4 mA
16 mA
0,4 mA 
8 mA 
2 mA 
20 mA 
0,4 mA
8 mA
 Bảng 3.4 
Có thể nói điều kiện để thúc trực tiếp 
- Khi dòng điện ra của tầng thúc lớn hơn hoặc bằng dòng điện vào của tầng tải ở cả hai 
trạng thái thấp và cao. 
- Khi hiệu thế ngã ra của tầng thúc ở hai trạng thái thấp và cao phù hợp với điện thế 
vào của tầng tải. 
Như vậy, trước khi xét các trường hợp cụ thể ta xem qua bảng kê các thông số của hai 
họ IC 
3.6.1 TTL thúc CMOS 
- TTL thúc CMOS dùng điện thế thấp (VDD = 5V): 
Từ bảng 3.4 dòng điện vào của CMOS có trị rất nhỏ so với dòng ra của các loạt TTL, 
vậy về dòng điện không có vấn đề 
Tuy nhiên khi so sánh hiệu thế ra của TTL với hiệu thế vào của CMOS ta thấy 
VOH(max) của tất cả các loạt TTL đều khá thấp so với VIH(min) của TTL, như vậy phải có 
biện pháp nâng hiệu thế ra của TTL lên. Điều này thực hiện được bằng một điện trở kéo lên 
mắc ở ngã ra của IC TTL (H 3.33) 
- TTL thúc 74 HCT: 
Như đã nói trước đây, riêng loạt 74HCT là loạt CMOS được thiết kế tương thích với 
TTL nên có thể thực hiện kết nối mà không cần điện trở kéo lên. 
- TTL thúc CMOS dùng nguồn cao (VDD = +10V) 
Ngay cả khi dùng điện trở kéo lên, điện thế ngã ra mức cao của TTL vẫn không đủ cấp 
cho ngã vào CMOS, người ta phải dùng một cổng đệm có ngã ra để hở có thể dùng nguồn cao 
(Thí dụ IC 7407) để thực hiện sự giao tiếp (H 3.34) 
 (H 3.33) (H 3.34) 
3.6.2 CMOS thúc TTL 
- CMOS thúc TTL ở trạng thái cao: 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 20 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
Bảng 3.4 cho thấy điện thế ra và dòng điện ra mức cao của CMOS đủ để cấp cho TTL 
. Vậy không có vấn đề ở trạng thái cao 
- CMOS thúc TTL ở trạng thái thấp: 
Dòng điện vào ở trạng thái thấp của TTL thay đổi trong khoảng từ 100 μA đến 2 mA. 
Hai loạt 74HC và 74HCT có thể nhận dòng 4 mA . Vậy hai loạt này có thể giao tiếp với một 
IC TTL mà không có vấn đề. Tuy nhiên, với loạt 4000B, IOL rất nhỏ không đủ để giao tiếp với 
ngay cả một IC TTL, người ta phải dùng một cổng đệm để nâng dòng tải của loạt 4000B trước 
khi thúc vài IC 74LS (H 3.35) 
- CMOS dùng nguồn cao thúc TTL: 
Có một số IC loạt 74LS được chế tạo đặc biệt có thể nhận điện thế ngã vào cao 
khoảng 15V có thể được thúc trực tiếp bởi CMOS dùng nguồn cao, tuy nhiên đa số IC TTL 
không có tính chất này, vậy để có thể giao tiếp với CMOS dùng nguồn cao, người ta phải 
dùng cổng đệm để hạ điện thế ra xuống cho phù hợp với IC TTL (H 3.36) 
 (H 3.35) (H 3.36) 
Vài thí dụ dùng cổng thiết kế mạch 
1. Dùng cổng NAND 2 ngã vào thiết kế mạch tạo hàm Y = f(A,B,C) =1 khi thỏa các điều kiện 
sau: 
a. A=0, B=1 và C=1 
b. A=1, B=1 bất chấp C 
Giải 
Dự vào điều kiện của bài toán ta có bảng sự thật của hàm Y 
A B C Y 
0 
0 
0 
0 
1 
1 
1 
1 
0 
0 
1 
1 
0 
0 
1 
1 
0 
1 
0 
1 
0 
1 
0 
1 
0 
0 
0 
1 
0 
0 
1 
1 
Rút gọn hàm: 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 21 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
 Y =AB+BC (H 3.37) 
Để dùng tòan cổng NAND tạo hàm, ta dùng định lý De Morgan, biến đổi hàm Y: 
BC.ABBCABYY =+== 
Và mạch có dạng (H 3.37) 
2. Cho mạch 
(H P3.38) 
 a./ Viết biểu thức hàm Y theo các biến A,B,C. 
 b./ Rút gọn hàm logic này 
 c./ Thay thế mạch trên bằng một mạch chỉ gồm cổng NAND 2 ngã vào 
Giải 
 a./ Ta có Y = DB.AC.BAC.B.A ++ 
b./ Rút gọn 
 Y= DB.AC.BAC.B.A ++ = D)AC(BDB.AC.BDB.AA)A(C.B +=+=++ 
c./ Vẽ mạch thay thế dùng cổng NAND 2 ngã vào 
 Trước nhất ta vẽ mạch tương ứng hàm rút gọn, sau đó dùng biến đổi cổng 
(H P3.39) 
””” 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 22 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
BÀI TẬP 
1. Thiết kế mạch thực hiện các hàm sau đây dùng toàn cổng NAND 2 ngã vào: 
a./ f(A,B,C) = 1 nếu (ABC)2 là số chẵn. 
 b./ f(A,B,C) = 1 nếu có ít nhất 2 biến = 1. 
c./ f(A,B,C) = 1 nếu số nhị phân (ABC)2 > 5. 
d./ f(A,B,C) = 1 nếu số biến có giá trị 1 là số chẵn. 
e./ f(A,B,C) = 1 nếu có một và chỉ một biến = 1. 
2. Thiết kế mạch gồm 2 ngã vào D, E và 2 ngã ra P, C thỏa các điều kiện sau đây: 
 - Nếu E = 1 D = 0 ⇒ P = 1, C = 0 
 - Nếu E = 1 D = 1 ⇒ P = 0, C = 1 
 - Nếu E = 0 D bất kỳ ⇒ P = 1, C = 1 
3. Hàm logic F(A, B, C) thỏa tính chất sau đây : 
 F(A,B,C) = 1 nếu có một và chỉ một biến bằng 1 
 a- Lập bảng sự thật cho hàm F. 
 b- Vẽ mạch logic tạo hàm F. 
4. Thiết Kế mạch tạo hàm Y = CB.AC.BAC.B.A ++ bằng các cổng NAND 2 ngã vào 
5. Hàm F(A,B,C) xác đinh bởi bảng sự thật 
A B C F 
0 
0 
0 
0 
1 
1 
1 
1 
0 
0 
1 
1 
0 
0 
1 
1 
0 
1 
0 
1 
0 
1 
0 
1 
1 
0 
0 
1 
1 
0 
1 
1 
a- Dùng bản đồ Karnaugh rút gọn hàm F. 
b- Vẽ sơ đồ mạch logic thực hiện hàm F. 
c- Vẽ lại mạch chỉ dùng cổng NOR hai ngã vào. 
6. Rút gọn hàm logic : 
 f(A,B,C,D) = Σ(0,1, 2, 4, 5, 8), A = MSB. Hàm không xác định với các tổ hợp biến (3, 
7,10). 
Dùng số cổng NOR ít nhất để thực hiện mạch tạo hàm trên. 
7. Hàm f(A,B,C) =1 khi số biến = 1 là số chẵn 
 - Viết biểu thức logic của hàm f(A,B,C) theo tổ hợp biến A,B,C. 
- Dùng các cổng EX-OR để thực hiện mạch tạo hàm trên. 
8. Một mạch tổ hợp nhận vào một số nhị phân A=A3A2A1A0 (A0 là LSB) tạo ra ở ngã ra Y ở 
mức cao khi và chỉ khi 0010<A<1000. Hãy thiết kế mạch với: 
 a) Cấu trúc NAND-NAND. 
 b) Toàn cổng NAND 2 ngã vào. 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 23 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
9. Một mạch tổ hợp nhận vào một số BCD, có tên là X. Ngã ra của mạch lên 1 khi thỏa điều 
kiện 110 ≤ X ≤510. 
Hãy thiết kế mạch tổ hợp trên, dùng toàn cổng NAND 2 ngã vào. 
10. Hàm f(A,B,C,D) =1 khi có ít nhất 3 biến = 1 
 - Viết biểu thức logic của hàm f(A,B,C,D) theo tổ hợp biến A,B,C,D. 
 - Dùng các cổng NAND 2 ngã vào (số cổng ít nhất) để thực hiện mạch tạo hàm trên. 
KỸ THUẬT SỐ